计算机工程

作者：石永泉, 景乃锋

单位：上海交通大学 电子信息与电气工程学院, 上海 200240

关键词：神经网络加速器,存算一体,现场可编程门阵列,忆阻器,模拟器,深度神经网络

基金：国家自然科学基金（61772331）。

基于阻变器件的存算一体神经网络加速器需在架构设计初期进行仿真评估，确保神经网络精度符合设计要求，但传统阻变神经网络加速器的软件模拟器运行速度较慢，难以应对大规模网络的架构评估需求。为加快仿真评估速度，设计一种基于现场可编程门阵列（FPGA）模拟的阻变神经网络加速器评估方法，分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过硬件资源的分时复用实现多层次存算一体架构和指令集的功能模拟及主流神经网络的快速性能评估。实验结果表明，针对不同规模的忆阻器阵列和深度神经网络，该评估方法相比MNSIM和DNN NeuroSim软件模拟器运行速度分别提升了40.0~252.9倍和194.7~234.2倍。

来源：2021年第12期

《计算机工程》期刊编辑部

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